Doxverilog 주석달기

웬종일 주석다는 방법 알아보고 있는데 영 맘에 안든다;;

우선 알아본것만 정리해보면..


/*! a
* multi line
* comment
*/
       or
//% @file TEST.v
//% @brief TEST program for U

//% TEST module brief description
-->그냥 주석달때



/*!
 * @mainpage TEST mainpage
 * @section Intro INTRO
 *  - It is made for TEST. 
 * @section Program PROGRAM
 *  - Name : TEST
 *  - Description : DisplayPort / Logic / ~~~
 * @section INOUTPUT
 *  - Input :
 *  - Onput :
 * @section CREATEINFO
 *  - Author : In Seon Ryu
 *  - Date : 2012.01.17
 *  - Version : 0.0.0
 * @section MODIFYINFO
 *  - Modified by :
 *  - Modify Date :
 *  - Revision : 0.0.0
 *  - List of Modification \n
 *    - < > \n
 *    - < > \n
 *    - < > \n
 */
--> mainpage 설정할때..이건 요긴할듯. 내맘대로 정리해본거임


/*!
 * @file test.v
 * @brief TEST for TEST
 */
--> 거의 쓸일 없을듯.. @brief 내용이 너무 난잡하게 끼어듬


//% \code assign_syntax
  ...
  ...
//% \endcode
--> assign 문은 표시가 안되는데 요놈을 이용해서 보여주면 될듯..


웬종일 한게 이것뿐이던가.. 역시 새로운거 익히는데는 시간이 너무 오래걸림 ㅠ_ㅠ

오늘하루도 종쳤군!! ㅋㅋ